| Sous-système adaptateur EtherNet/IP pour FPGA Xilinx-AMD |
Configuration Cœur IP | - Cœur IP de commutateur avec 2 ports externes et 1 ou 2 ports internes
- Cœur IP de l’unité centrale de communication pour le traitement du protocole EtherNet/IP
- Interface DPRAM pour le processeur d’applications (interne ou externe d'un FPGA)
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| Horloge de commutation | 125 MHz |
| Familles FPGA compatibles | Zynq UltraScale+, Zynq-7000, Spartan 7 et autres FPGA de la série 7 |
| Fonctionnalité | - Adaptateur EtherNet/IP conforme au test de conformité ODVA CT-20
- Redondance de média (anneau au niveau de l'appareil ; basé sur l'annonce et basé sur la balise)
- Protocole LLDP
- Qualité de service (QoS) prise en charge
- Prise en charge de Quick Connect
- Support de communication pour sécurité CIP
- Deuxième port de commutation interne en option pour la connexion directe de l'unité centrale d'application
- Accélération matérielle optionnelle (DMA)
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| Temps de cycle | jusqu'à 100 μs |
| Nombre de connexions | - Prise en charge d'un maximum de 10 connexions d'E/S simultanées
- Prise en charge d'un maximum de 10 sessions d'encapsulation simultanées
- Prise en charge d'au moins deux connexions de messagerie explicite simultanées (nombre minimum garanti) pour chaque session d'encapsulation
- Possibilité d'utiliser jusqu'à 6 connexions de messagerie explicite supplémentaires pour n'importe quel client
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| Interface de programmation (API) | Interface d'application d'appareil simple (SDAI) |