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Sous-système adaptateur EtherNet/IP pour FPGA Xilinx-AMD

Cœur IP de commutateur et processeur de communication pour l’intégration de l’EtherNet/IP sur un FPGA Xilinx-AMD

  • Simplification de la connectivité EtherNet/IP pour les appareils de terrain avec FPGA Altera- AMD
  • Le noyau IP de commutateur optimisé et le logiciel préinstallé gèrent l'ensemble du protocole
  • EtherNet/IP et d'autres réseaux industriels sont pris en charge par la même API
  • Fonctionnement rapide et fiable grâce au support matériel/logique et aux fonctionnalités de redondance

Vue d'ensemble

Sous-système adaptateur EtherNet/IP facile à intégrer pour FPGA

  • L'ensemble du protocole est géré par un logiciel préinstallé, aucun portage n'est nécessaire
  • Exemple de projet pour une rapide prise en main
  • Adaptation aux exigences de l'application grâce à des options de configuration étendues
  • Large choix de familles et de tailles de FPGA prises en charge

Coût total de possession faible

  • Pas de dépendance à l'égard d'ASIC spéciaux
  • Mise en œuvre sans risque grâce aux services de conseil, d'intégration et de pré-certification de Softing
  • Reconfiguration et extension possibles même après la production
  • Ajout simple de protocoles supplémentaires

Pré-certifié conforme aux normes les plus récentes

  • Conforme aux spécifications EtherNet/IP actuelles
  • Peut servir de « canal noir » pour les applications de sécurité
  • Redondance de média prise en charge (DLR)

Fonctionnement rapide et fiable

  • Cœur IP de commutateur industriel avec transmission et filtrage à la volée (pare-feu)
  • Traitement des données par logiciel ou matériel (DMA)
  • Le logiciel d'application de l'appareil est séparé du logiciel de protocole
  • Temps de cycle jusqu'à 100 µs

Caractéristiques techniques

Sous-système adaptateur EtherNet/IP pour FPGA Xilinx-AMD

Configuration Cœur IP

  • Cœur IP de commutateur avec 2 ports externes et 1 ou 2 ports internes
  • Cœur IP de l’unité centrale de communication pour le traitement du protocole EtherNet/IP
  • Interface DPRAM pour le processeur d’applications (interne ou externe d'un FPGA)
Horloge de commutation 125 MHz
Familles FPGA compatibles Zynq UltraScale+, Zynq-7000, Spartan 7 et autres FPGA de la série 7
Fonctionnalité
  • Adaptateur EtherNet/IP conforme au test de conformité ODVA CT-20
  • Redondance de média (anneau au niveau de l'appareil ; basé sur l'annonce et basé sur la balise)
  • Protocole LLDP
  • Qualité de service (QoS) prise en charge
  • Prise en charge de Quick Connect
  • Support de communication pour sécurité CIP
  • Deuxième port de commutation interne en option pour la connexion directe de l'unité centrale d'application
  • Accélération matérielle optionnelle (DMA)
Temps de cycle jusqu'à 100 μs
Nombre de connexions
  • Prise en charge d'un maximum de 10 connexions d'E/S simultanées
  • Prise en charge d'un maximum de 10 sessions d'encapsulation simultanées
  • Prise en charge d'au moins deux connexions de messagerie explicite simultanées (nombre minimum garanti) pour chaque session d'encapsulation
  • Possibilité d'utiliser jusqu'à 6 connexions de messagerie explicite supplémentaires pour n'importe quel client
Interface de programmation (API) Interface d'application d'appareil simple (SDAI)

Données de la commande

Contenu de la livraison  
IP / Logic
  • Sous-système adaptateur EtherNet/IP complet
  • Cœurs IP supplémentaires
  • Exemple de conception FPGA d’application
Logiciel
  • Logiciel de protocole prêt à l'emploi (exécutable) pour le sous-système adaptateur EtherNet/IP
  • Bibliothèque API pour le processeur d'application (y compris le code source)
  • Exemple de logiciel d'application (y compris le code source)
Documentation Téléchargement : Guide d'application du sous-système EtherNet/IP et informations complémentaires
Numéros de commande  
Veuillez nous contacter pour obtenir plus d'informations Sous-système adaptateur EtherNet/IP pour FPGA Xilinx-AMD
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Téléchargements

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