| Sous-système EtherCAT pour FPGA Altera-Intel |
Configuration Cœur IP | - Esclave EtheCAt avec deux ports Ethernet
- Cœur IP de l'unité centrale de communication pour le traitement du protocole EtherCAT
- Interface DPRAM pour le processeur d’applications (interne ou externe d'un FPGA)
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| Familles FPGA compatibles | Cyclone III, Cyclone IV, Cyclone V, Cyclone V SoC, Cyclone 10 LP, MAX 10 |
| Fonctionnalité | - Dispositif esclave EtherCAT conforme au test de conformité ETG V2.5.0.0
- 4 gestionnaires de synchronisation
- 3 FMMU
- Machine d'état EtherCAT prise en charge
- Horloges distribuées prises en charge
- Génération de signaux de sortie synchrones (SYNC0/1)
- Ethernet sur EtherCAT (EoE) pris en charge, utilisé pour les appareils dotés d'une pile TCP/IP
- CANopen sur EtherCAT (CoE) pour la communication acyclique
- Accès aux fichiers sur EtherCAT (FoE) pour charger/télécharger des fichiers
- Dictionnaire d'objets avec les objets standards du CoE déjà mis en œuvre
- Intégration d'objets d'application possible via SDAI
- Prise en charge des services chargement/téléchargement SDO et des services d'information SDO
- Prise en charge de plusieurs PDO (personnalisables)
- Prise en charge du PDI et du chien de garde des données de processus
- Objets de mappage et d'affectation PDO modifiables
- Objet des urgences EtherCAT, registre des erreurs et historique de diagnostic
- Sélecteur d'alias et d'identifiant de station
- Accélération matérielle optionnelle (DMA)
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| Temps de cycle | jusqu'à 50 μs |
| Interface de programmation (API) | Interface d'application d'appareil simple (SDAI) |