Modbus TCP/IP-Subsystem für Altera-Intel FPGA |
IP-Core-Konfiguration | - Switch-IP-Core mit 2 externen und 1 oder 2 internen Ports
- Kommunikations-CPU-IP-Core zur Verarbeitung des Modbus TCP/IP-Protokolls
- DPRAM-Schnittstelle zum Anwendungsprozessor (FPGA-intern oder -extern)
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Switch Clock | 125 MHz |
Unterstützte FPGA-Familien | Cyclone III, Cyclone IV, Cyclone V, Cyclone V SoC, Cyclone 10 LP, MAX 10 |
Funktion | - Modbus-TCP/IP-Server gemäß Modbus-TCP/IP-Spezifikation
- Unterstützte Modbus-Dienste:
- 0x01 Read Coils
- 0x02 Read Discrete Inputs
- 0x03 Read Holding Registers
- 0x04 Read Input Registers
- 0x05 Write Single Coil
- 0x06 Write Single Register
- 0x0F Write Multiple Coils
- 0x10 Write Multiple Registers
- ▪ Zuweisbare Standard-Objekte:
- VendorName
- ProductCode
- MajorMinorRevision
- ProductName
- I/O-Datengröße bis zu 1024 Bytes
- Optionaler 2. interner Switch-Port zum direkten Anschluss der Anwendungs-CPU
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Application Programming Interface (API), Schnittstelle zur Anwendungsprogrammierung | Simple Device Application Interface (SDAI, Einfache Geräteanwendungsschnittstelle) |