EtherNet/IP-Adapter-Subsystem für Altera-Intel FPGA |
IP-Core-Konfiguration | - Switch-IP-Core mit 2 externen und 1 oder 2 internen Ports
- Kommunikations-CPU-IP-Core zur Verarbeitung des EtherNet/IP-Protokolls
- DPRAM-Schnittstelle zum Anwendungsprozessor (FPGA-intern oder -extern)
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Switch Clock | 125 MHz |
Unterstützte FPGA-Familien | Cyclone III, Cyclone IV, Cyclone V, Cyclone V SoC, Cyclone 10 LP, MAX 10 |
Funktion | - EtherNet/IP-Adapter entspricht ODVA-Konformitätstest CT-20
- Medienredundanz (Device Level Ring; announce-based und beacon-based)
- LLDP-Protokoll
- Quality of Service (QoS) unterstützt
- Unterstützung für Quick Connect
- Kommunikationsunterstützung für CIP Safety
- Optionaler 2. interner Switch-Port zum direkten Anschluss der Anwendungs-CPU
- Optionale Hardware-Beschleunigung (DMA)
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Zykluszeit | bis zu 100 μs |
Anzahl der Verbindungen | - Unterstützung für bis zu 10 gleichzeitige I/O-Connections
- Unterstützung für bis zu 10 gleichzeitige Encapsulation-Sessions
- Unterstützung von mindestens 2 gleichzeitigen Explicit Messaging-Connections (garantierte Mindestanzahl) für jeden Encapsulation-Session
- Unterstützung von bis zu 6 zusätzlichen Explicit Messaging-Connections, die von jedem Client genutzt werden können
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Application Programming Interface (API), Schnittstelle zur Anwendungsprogrammierung | Simple Device Application Interface (SDAI, Einfache Geräteanwendungsschnittstelle) |