PROFIBUS DP-Slave-Subsystem für Altera-Intel FPGA |
IP-Core-Konfiguration | - PROFIBUS DP Slave-IP-Core
- Kommunikations-CPU-IP-Core zur Verarbeitung des PROFIBUS DP-Protokolls
- DPRAM-Schnittstelle zum Anwendungsprozessor (FPGA-intern oder -extern)
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PROFIBUS Clocks | 16 MHz, 84 MHz |
Unterstützte FPGA-Familien | Cyclone III, Cyclone IV, Cyclone V, Cyclone V SoC, Cyclone 10 LP, MAX 10 |
Funktion | - PROFIBUS DP-Slave
- PROFIBUS DP, PROFIBUS DP-V1
- Zyklische Dienste
- Sync/Freeze
- Eingangs-/Ausgangsdaten: jeweils bis zu 244 Bytes
- Konfigurations-/Parameter-/Diagnosedaten: jeweils bis zu 244 Bytes
- Azyklisches Lesen/Schreiben (Master Class 1 und 2)
- Bis zu 3 gleichzeitige Master Class 2-Verbindungen
- Automatische Erkennung der Baudrate
- Identification & Maintenance Dienste (IM0)
- Modularer Slave mit bis zu 64 Modulen
- Unterstützung der dynamischen I/O-Konfiguration durch die Slave-Anwendung
- Diagnose-Alarme und Pull/Plug-Alarme
- Unterstützung des Redundancy-Switch-Over-Commands
- Optionale Leitungsredundanz
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Zykluszeit | bis zu 100 μs (Minimum-Slave-Interval) |
Application Programming Interface (API), Schnittstelle zur Anwendungsprogrammierung | Simple Device Application Interface (SDAI, Einfache Geräteanwendungsschnittstelle) |